什么是組合邏輯電路

　　一、定義

　　若一個(gè)邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定輸出信號(hào)僅僅取決于該時(shí)刻的輸入信號(hào)，而與過(guò)去的輸入信號(hào)無(wú)關(guān)，即與輸入信號(hào)作用前的電路狀態(tài)無(wú)關(guān)，則稱(chēng)該電路為組合邏輯電路。

　　二、結(jié)構(gòu)框圖

　　組合邏輯電路是由各種邏輯門(mén)電路相互連接構(gòu)成的，其結(jié)構(gòu)框圖如圖1所示。

　　圖中，X1，X2，…，Xn是電路的n個(gè)輸入信號(hào)，F(xiàn)1，F(xiàn)2，…，F(xiàn)m是電路的m個(gè)輸出信號(hào)。輸出信號(hào)是輸入信號(hào)的函數(shù)。

　　組合電路的邏輯功能可用一組邏輯函數(shù)表達(dá)式進(jìn)行描述，函數(shù)表達(dá)式可表示為

　　Fi = fi（X1，X2，…，Xn） �玦 = 1，2，…，m

　　三、特點(diǎn)

　　組合邏輯電路具有兩個(gè)特點(diǎn)：

　　1、由邏輯門(mén)電路組成，電路中不包含任何記憶元件；

　　2、信號(hào)是單向傳輸?shù)模�電路中不存在任何反饋回路�?/P>

　　四、組合邏輯電路原理

　　組合邏輯電路是指在任何時(shí)刻，輸出狀態(tài)只決定于同一時(shí)刻各輸入狀態(tài)的組合，而與電路以前狀態(tài)無(wú)關(guān)，而與其他時(shí)間的狀態(tài)無(wú)關(guān)。其邏輯函數(shù)如下

　　Li=f（A1，A2，A3……An） （i=1，2，3…m）

　　其中，A1~An為輸入變量，Li為輸出變量。

　　組合邏輯電路的特點(diǎn)歸納如下：

　　① 輸入、輸出之間沒(méi)有返饋延遲通道；

　�、� 電路中無(wú)記憶單元。

　　對(duì)于第一個(gè)邏輯表達(dá)公式或邏輯電路，其真值表可以是惟一的，但其對(duì)應(yīng)的邏輯電路或邏輯表達(dá)式可能有多種實(shí)現(xiàn)形式，所以，一個(gè)特定的邏輯問(wèn)題，其對(duì)應(yīng)的真值表是惟一的，但實(shí)現(xiàn)它的邏輯電路是多種多樣的。在實(shí)際設(shè)計(jì)工作中，如果由于某些原因無(wú)法獲得某些門(mén)電路，可以通過(guò)變換邏輯表達(dá)式變電路，從而能使用其他器件來(lái)代替該器件。

　　同時(shí)，為了使邏輯電路的設(shè)計(jì)更簡(jiǎn)潔，通過(guò)各方法對(duì)邏輯表達(dá)式進(jìn)行化簡(jiǎn)是必要的。組合電路可用一組邏輯表達(dá)式來(lái)描述。設(shè)計(jì)組合電路直就是實(shí)現(xiàn)邏輯表達(dá)式。要求在滿足邏輯功能和技術(shù)要求基礎(chǔ)上，力求使電路簡(jiǎn)單、經(jīng)濟(jì)、可靠、實(shí)現(xiàn)組合邏輯函數(shù)的途徑是多種多樣的，可采用基本門(mén)電路，也可采用中、大規(guī)模集成電路。其一般設(shè)計(jì)步驟為：

　�、� 分析設(shè)計(jì)要求，列真值表；

　�、� 進(jìn)行邏輯和必要變換。得出所需要的最簡(jiǎn)邏輯表達(dá)式；

　�、� 畫(huà)邏輯圖。

　　五、類(lèi)型

　　根據(jù)電路輸出端是一個(gè)還是多個(gè)，通常將組合邏輯電路分為單輸出組合邏輯電路和多輸出組合邏輯電路兩種類(lèi)型。

　　組合邏輯電路有哪些（4款組合邏輯電路設(shè)計(jì)的電路圖）

　　組合邏輯電路的設(shè)計(jì)（一）

　　下面的組合邏輯電路圖是：3個(gè)輸入端，1個(gè)輸出端，當(dāng)有兩個(gè)或兩個(gè)以上輸入為1時(shí)，輸出為1，否則輸出為0。

　　組合邏輯電路的設(shè)計(jì)（二）

　　下面的組合邏輯電路圖是：用與非門(mén)設(shè)計(jì)一個(gè)1位十進(jìn)制數(shù)的數(shù)值范圍指示器，設(shè)這個(gè)1位十進(jìn)制數(shù)為X，電路輸入為A、B、C和D，X=8A+4B+2C+D，要求當(dāng)X 〉5時(shí)輸入F為1，否則為0。該電路實(shí)現(xiàn)了四舍五入功能。

　　組合邏輯電路的設(shè)計(jì)（三）

　　下圖的邏輯電路圖是：已知某組合邏輯電路輸入信號(hào)A、B、C，輸出信號(hào)F，其波形如所示。

　　組合邏輯電路的設(shè)計(jì)（四）

　　下圖的邏輯電路圖是：設(shè)計(jì)一個(gè)三線排隊(duì)組合電路，其邏輯功能是： 信號(hào)A、B、C通過(guò)排隊(duì)電路分別由輸出，在同一時(shí)間內(nèi)只能有一個(gè)信號(hào)通過(guò)，如果同時(shí)有兩個(gè)或兩個(gè)以上的信號(hào)出現(xiàn)時(shí)，則輸入信號(hào)按A、B、C順序通過(guò)。要求用與非門(mén)實(shí)現(xiàn)。