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會(huì)員注冊(cè)1、半加器
在數(shù)學(xué)系統(tǒng)中，二進(jìn)制加法器是它的基本部件之一。
半加器（半加就是只求本位的和，暫不管低位送來(lái)的進(jìn)位數(shù)）的邏輯狀態(tài)表
| A | B | C | S |
| 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 0 |
其中，A和B是相加的兩個(gè)數(shù)，S是半加和數(shù)，C是進(jìn)位數(shù)。
由邏輯狀態(tài)表可寫(xiě)出邏輯式：
由邏輯式就可畫(huà)出邏輯圖，如下圖(a)和(b)所示，由一個(gè)“異或“門(mén)和一個(gè)”與“門(mén)組成。半加器是一種組合邏輯電路，其圖形符號(hào)如下圖(c)所示。
2、全加器
當(dāng)多位數(shù)相加時(shí)，半加器可用于最低位求和，并給出進(jìn)位數(shù)。第二位的相加有兩個(gè)待加數(shù)
和
，還有一個(gè)來(lái)自前面低位送來(lái)的進(jìn)位數(shù)
.這三個(gè)數(shù)相加，得出本位和數(shù)（全加和數(shù)）
和進(jìn)位數(shù)
.這種就是“全加“，下表為全加器的邏輯狀態(tài)表。
| Ai | Bi | Ci-1 | Ci | Si |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 | 1 |
| 0 | 1 | 0 | 0 | 1 |
| 0 | 1 | 1 | 1 | 0 |
| 1 | 0 | 0 | 0 | 1 |
| 1 | 0 | 1 | 1 | 0 |
| 1 | 1 | 0 | 1 | 0 |
| 1 | 1 | 1 | 1 | 1 |
全加器可用兩個(gè)半加器和一個(gè)“或“門(mén)組成。
如上圖(a)所示。和在第一個(gè)半加器中相加，得出的結(jié)果再和
在第二個(gè)半加器中相加，即得出全加和。兩個(gè)半加器的進(jìn)位數(shù)通過(guò)”或“門(mén)輸出作為本位的進(jìn)位數(shù)。全加器也是一種組合邏輯電路，其圖形符號(hào)如上圖(b)所示。
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